Forskel mellem Verilog og VHDL Forskel mellem
Verilog og VHDL er hardwarebeskrivelsessprog, der bruges til at skrive programmer til elektroniske chips. Disse sprog bruges i elektroniske enheder, der ikke deler en computers grundlæggende arkitektur. VHDL er den ældre af de to, og er baseret på Ada og Pascal, således at arve karakteristika fra begge sprog. Verilog er forholdsvis nyligt, og følger kodningsmetoderne i C-programmeringssproget.
VHDL er et stærkt skrevet sprog, og scripts, der ikke er stærkt skrevet, kan ikke kompilere. Et stærkt skrevet sprog som VHDL tillader ikke blandingen eller driften af variabler med forskellige klasser. Verilog bruger svag skrivning, hvilket er modsat af et stærkt skrevet sprog. En anden forskel er sårfølsomheden. Verilog er sagerfølsom og ville ikke genkende en variabel, hvis den anvendte sag ikke stemmer overens med det, der var tidligere. På den anden side er VHDL ikke sagerkänslig, og brugere kan frit ændre sagen, så længe tegnene i navnet og ordren forbliver de samme.
Generelt er Verilog lettere at lære end VHDL. Dette skyldes til dels populariteten af C programmeringssprog, hvilket gør de fleste programmører bekendt med de konventioner, der bruges i Verilog. VHDL er lidt vanskeligere at lære og programmere.
VHDL har den fordel at have mange flere konstruktioner, der hjælper med modellering på højt niveau, og det afspejler den aktuelle drift af enheden, der programmeres. Komplekse datatyper og pakker er meget ønskelige, når der programmeres store og komplekse systemer, der kan have mange funktionelle dele. Verilog har intet koncept af pakker, og al programmering skal ske med de enkle datatyper, der leveres af programmøren.
Endelig mangler Verilog bibliotekets styring af softwareprogrammeringssprog. Det betyder, at Verilog ikke vil tillade programmører at sætte nødvendige moduler i separate filer, der kaldes under kompilering. Store projekter på Verilog kan ende i en stor og vanskelig at spore, fil.
Sammendrag:
1. Verilog er baseret på C, mens VHDL er baseret på Pascal og Ada.
2. I modsætning til Verilog er VHDL stærkt skrevet.
3. I modsætning til VHDL er Verilog sagerfølsom.
4. Verilog er lettere at lære i forhold til VHDL.
5. Verilog har meget enkle datatyper, mens VHDL giver brugerne mulighed for at oprette mere komplekse datatyper.
6. Verilog mangler bibliotekets ledelse, ligesom VHDL.
